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      [应用相关] 请问VDDREG退耦的12x100nF + 1 x 4.7uF的4.7uF怎么接?

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      楼主
      本帖最后由 ioi99 于 2020-2-22 21:30 编辑


      The 4.7 μF ceramic capacitor must be connected to one of the VDD pin
      12个100nF一路一个,+ 1x 4.7uF,这个大一点4.7uF是接在什么位置呢?
      谢谢

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      沙发
      | 2020-2-24 09:41 | 只看该作者 | 奖励家园币
      芯片的电源入口处。

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      板凳
      | 2020-2-24 09:44 | 只看该作者 | 奖励家园币
      芯片的电源入口注意是多个,简化的示意图,这个方块是很多个叠加在一起的,意思是代表了die的很多个电源阴线

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      地板
       楼主 | 2020-2-25 20:53 | 只看该作者 | 奖励家园币
      東南博士 发表于 2020-2-24 09:44
      芯片的电源入口注意是多个,简化的示意图,这个方块是很多个叠加在一起的,意思是代表了die的很多个电源阴 ...

      connected to one of the VDD pin
      估计这个VDDREG内部是连在一起的,所以共用一个4.7uf大电容来储能,其它的0.1uf作旁路。

      STM32的VDDIO不需要退耦么?PDF都没看到

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